多层电子系统的时间缩微理论（τ scaling）：替代摩尔几何缩放的继任原则

分类：半导体电子

标签：τ scaling、LogicFolding、语义化Unified Bus、Hi-ONE光I/O、华为、麒麟、3D Folding、先进封装、半导体、Dennard缩放

摘要：本文是华为半导体负责人何庭波（Tingbo He）发表于ChinaXiv的工作论文（v2版，2026-07-03，编号202605.00224），提出以"τ scaling（时间缩放）"作为摩尔几何缩放失效后的继任缩放原则，核心论点是：半导体进步的度量应从"晶体管面积"转向贯穿十二个数量级的"特征时间常数τ"，从而把频率、延迟、带宽、吞吐统一为同一优化目标，跨越晶体管、电路、芯片、系统四层做端到端协同优化。 报告首先论证几何时代已经终结：Dennard缩放在约2005年率先破裂（电压不再随特征尺寸等比下降，进入暗硅时代），几何缩放在7nm之后回报明显走平，速度饱和使本征延迟对沟长依赖由二次降为线性，局域互连RC寄生愈发主导标准单元延迟预算，叠加EUV折旧、掩模与设计规则复杂度，2nm级领先芯片设计预算已突破10亿美元，单位晶体管成本不再下降。对受先进光刻约束的华为而言，这一转折更早、更刚性，倒逼其寻找"不靠下一代节点"的进步路径。 τ scaling将每层定义为晶体管τ_t、电路τ_c、芯片τ_chip、系统τ_s的组合，核心是"几何缩放只是降低τ的众多手段之一"。文章给出年缩放因

来源：zuudee | 日期：2026-08-07 | 格式：pdf | 页数：23